我设计了一个均匀多相信道化器的FPGA设计，旨在解决灵活性以及资源占用的问题。相较于传统实现方法，它实现了一次实现，多种配置、全流水线，单周期吞吐的效果。具体来说，目前已经实现的效果是，按最大信道数C，子滤波器长度K设计的模块，可以支持2的次幂的任意信道数c的配置，在此配置下，支持任意1到c的抽取因子，以及长度小于c*K的滤波器系数。资源占用几乎等同于K长度的抽取滤波器和C长度的串行IFFT模块的资源占用。 
我自己做过相关检索，应该是没有能达到相关效果的专利和论文。现有的实现主要工作是针对特定场景的资源、速率的优化，受蛇形移位和输出圆周移位的影响，没有可灵活配置的方案。频率他们的自然会快很多，但是这是固定的模式和资源换来的，而这在我的方案上自觉通过优化也是能进一步提升的。我想请教的就是我的设计有价值吗？ 
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一些碎碎念